SoC 대역폭, 왜 일부러 좁게 설계할까
SoC(System on Chip) 설계에서 가장 자주 과소평가되지만 시스템 성능의 상한을 사실상 결정하는 자원이 바로 대역폭(Bandwidth) 이다. CPU·NPU·GPU가 동시에 데이터를 요구할 때 칩이 이를 어떻게 실어 나르느냐가 체감 성능을 가른다. 이 글은 대역폭의…
SoC 설계자를 위한 RTL 린트 룰 Top 20 완전정복
합성·시뮬레이션 이전에 잡아야 할 치명적 결함 — 원리·위반 결과·해결책 완전 가이드 🔧 수억 개의 게이트를 집적하는 SoC(System-on-Chip) 설계에서, 문법 오류 하나 없는 깔끔한 코드가 정작 실리콘에서는 오작동하는 일이 흔하다. RTL 코드는 결국 물리적 회로로…
SoC 면적의 절반, SRAM 사양은 이렇게 정해진다
반도체 설계 · 메모리 컴파일러 파라미터와 PPA 트레이드오프 정리 현대 시스템온칩(SoC)에서 SRAM은 다이(die) 면적의 절반 이상을 차지하는 일이 흔하다. 그래서 메모리 매크로를 어떻게 잡느냐가 칩 전체의 전력·성능·면적(PPA…
Vim vs Neovim, 같은 뿌리 다른 설계 철학
터미널 편집기를 둘러싼 가장 흔한 오해는 “Vim은 낡았고 Neovim이 완전히 대체했다” 는 단순화다. 실제 두 도구의 관계는 그보다 훨씬 미묘하다. 같은 뿌리에서 출발했지만 내부 설계 사상이 갈렸을 뿐, 한쪽이 다른 쪽을 폐기한 것이 아니다. 이 글은 두 에디터의 출발점…
플립플롭 아닌 래치, 클럭 게이팅 ICG 셀의 비밀
스마트폰 AP부터 AI 가속기까지, 칩의 발열과 배터리 수명을 좌우하는 가장 조용한 부품이 바로 ICG(Integrated Clock Gating) 표준 셀 이다. 흥미로운 점은 이 셀의 핵심에 플립플롭이 아니라 한 단계 더 단순해 보이는 ‘래치(latch)’가 들어간다는…
플립플롭 vs 래치, 칩 설계가 래치를 통제하는 이유
반도체 디지털 설계에서 값을 기억하는 두 소자, 플립플롭(Flip-Flop) 과 래치(Latch) 는 면적·전력에서 래치가 유리한데도 현대 칩 설계는 래치를 강하게 통제한다. 이 글은 두 소자의 동작 원리와 트랜지스터 구조 차이부터, IEEE 1800 산업 표준과 합성…
Setup/Hold 타이밍, 클럭 조절로 못 고치는 이유
반도체 설계 · 타이밍 분석(STA) · Setup/Hold SoC 설계의 타이밍 클로저(timing closure) 에서 가장 비싸게 반복되는 오해가 있다. “클럭 속도를 조절하면 타이밍 위반을 다스릴 수 있다”는 직관이다. 결론부터 말하면 이 직관은 절반만 맞고, 절반은…
클럭 전환의 함정: 글리치와 Glitch-Free Mux
🔧 IT·과학 · SoC / RTL 설계 멀티 클럭(multi-clock) SoC에서 동작 주파수를 동적으로 바꾸려면 여러 클럭 소스 중 하나를 골라 시스템에 공급하는 클럭 멀티플렉서(Clock Mux) 가 필요하다. 그런데 이 전환을 잘못 설계하면 글리치(glitch) 라는…
1~2GHz CPU가 무거운 OS를 매끄럽게 굴리는 비밀
CPU·커널·MMU는 어떻게 역할을 나눠 갖는가 — 그리고 1~2GHz 순차 실행 칩이 화려한 GUI를 띄우는 진짜 이유 “소프트웨어는 모두 프로세서 위에서 돈다”고 알고 있었는데, “커널이 MMU의 page table을 관리한다”는 문장을 보면 갑자기 커널이 칩 바깥 에서…
ARMv8-A 캐시 시스템, L1 분리부터 분기 예측까지
현대 프로세서의 성능을 좌우하는 진짜 주인공은 화려한 코어 클럭이 아니라 캐시(Cache) 설계 다. ARMv8-A 아키텍처를 레퍼런스로, L1 캐시가 명령어와 데이터로 갈라지는 이유부터 Set-associative의 의미, 64바이트 캐시 라인의 비밀, 쓰기 정책, 캐시…